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智原發表65nm 55nm超輕巧miniIO製程技術 可節省40%晶片面積
2009/08/18 17:02 鉅亨網
【鉅亨網記者蔡宗憲 台北】 智原 3035(TW) 今日發表65nm及55nm超輕巧的miniI O製程技術，相較一般IO，miniIO可大幅節省晶片面積， 約減少40%的面積，同時兼具穩固的ESD效能及相同的程 式化IO功能，並可支援廣泛的多電壓應用，現已通過完 整的矽驗證，開始供應給IC設計廠商。
智原科技策略長王國雍表示，間距極小的miniIO非 常適合應用於55nm/65nm等高整合度的先進製程晶片上， 並可大幅減少晶片成本，推出的時候即受多家客戶詢問 ，目前已確定將與某國際大廠合作，將miniIO 搭配 mi niLib以及 PowerSlash，為客戶提出整體解決方案。
智原表示，65nm/ 55nm miniIO的pad間距小於目前 一般IC封裝廠的標準作業間距，可支援Tri-Tier Bondi ng和BOAC，bonding間距可縮小至16-17um，以因應日趨 精密複雜的單晶片系統(SOC)設計，以新上市的miniIO 於pad間距35um與25um的晶片相比較，可分別省下72%及 50%的面積。
智原科技研發處長陳治弘並認為，智原持續不斷提 升miniIO的製程技術，半年內陸續推出0.13um、90nm、 65nm及55nm的miniIO，全系列皆具備整合容易、設計彈 性高的特性，可滿足客戶在各個應用領域的需求。