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友望 發達集團副董事長
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來源：哈拉閒聊
發佈於 2021-11-21 08:50
半導體知識
為何老美非要保護台積電不可
7奈米製程是啥？
一般人可能會以為做半導體晶片跟做蛋糕一樣 ，一層一層疊上去就會成功了， 但是蛋糕做壞了還能吃 ，半導體做壞了，漏電太大的，耗電太多的、速度太慢的則只能報廢 。
記得40年前年我初入半導體業時，聯電最先進的製程是6微米，也就是6000奈米，後來艱辛的進入 3微米，也就是3000奈米，那時候的工程師還可以用光學顯微鏡，看看產品有沒有缺點。因為光波波長400-800奈米。時隔40年，不知不覺中，半導體製程竟然已經跨過1000奈米，進入130奈米，28、14 奈米，來到7奈米天險了，而且連5、3、2奈米的路程圖也攤開來。
一顆矽原子直徑約0.1奈米，如果製程最薄處真的只有7奈米厚，就是說一片絕緣物是用70顆矽原子組成的氧化矽，這麼薄的城牆，基本上是比1mm玻璃還透光的，更有趣的是，依照量子力學，所有被關在牆內的電子，雖然90%在牆內，卻會有10%分佈在牆外，這種現象是量子力學的必然，與製程良窳無關，但是這種量子現象，從巨觀世界看，就是電晶體D-S間有10%漏電，也就是水龍頭關不死的意思。
7奈米世界的IC電路設計工程師，必需在忍受D-S間有漏電，如同使用有漏水的水龍頭，設計浴室一樣。要用漏電的邏輯閘設計出可以用的邏輯電路，遊戲規則不再是以前絕對的1=100% 全通電 ，0=0% 完全斷電，而是類比型的1=70% 通電，0=30%漏電。這種情形對我們這些玩過類比電路的老骨頭，覺得沒啥困難，因為古代的鍺電晶體Icbo漏電也是很嚴重。 但是對數位時代的小孩而言，可能會瘋掉 。
Icbo 是古代鍺電晶體常見的熱漏電，與主題無關，在這裏暫不詳談。
假的7奈米製程
還好現在台積電號稱7奈米的製程，其實是騙人的，宣稱7奈米的電晶體，線寬其實是40奈米，閘極寬是20奈米，只有最細的D-S通道是寬7奈米，高52奈米、長60奈米，一顆MOS電晶體長寬高仍有40x60x100奈米大，這樣的尺寸，離會產生量子隧道效應，造成嚴重漏電的7奈米，其實還很遠，所以因為量子力學所造成的漏電只有1%，也就是1=99% 通電 ，0=1% 漏電 ，邏輯工程師還不需要太慌張。
2/3/5奈米
可是如果有一天製程真的到達號稱2奈米，實際絕緣牆真的只剩6奈米時，量子力學的物理現象就會很明顯，例如1=60% 通電 ，0=40%漏電， 到了1奈米製程，也就是城牆剩下3.5奈米厚時，1=55% 通電 ，0=45% 漏電，就會很好笑，就會需要下一代的天才AI工程師，或我們這一代曾經用過高漏電鍺晶體的老頭子來處理，來設法克服嚴重量子漏電問題。
我希望那時候，量子電腦已經實用化了，現在這種矽晶體做的半導體已經如同真空管一樣，變成骨董放進博物館了。
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