台積電致力開發1.4和1奈米製程 預計完成時間曝

• 2023.12.28 
 
• 12:09 
 
• 工商時報 馬婉娟  非凡新聞

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台積電指出，現在公司正開發2奈米級N2、N2P製程及1.4奈米級A14與1奈米級A10製程，預計於2030年完成。圖／本報資料照片
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根據科技資訊網站Tom's Hardware報導，晶圓大廠台積電在國際電子元件大會（IEDM）中分享一兆電晶體晶片封裝進程，同時，台積電也致力於發展有2000億個電晶體的單片矽晶片。
報導指出，為達成目標，台積電重申，現在公司正開發2奈米級N2、N2P製程及1.4奈米級A14與1奈米級A10製程，預計於2030年完成。
此外，台積電預期封裝技術（CoWoS InFO SoIC等）將更上一層樓，讓其在2030年可封裝超過1兆個電晶體的大規模多晶片解決方案。
報導指出，儘管台積電與其他企業皆面臨技術及經濟上的挑戰，但台積電有信心在未來五到六年內，升級產能及電晶體密度的製程，推出2奈米、1.4奈米與1奈米製造。
（工商時報 馬婉娟）
重大進展！台積電1奈米製程拚2030年完成
晶圓代工龍頭台積電，技術實力攸關全球科技發展。外媒報導，台積電近期分享了1兆電晶體晶片封裝進程，同時台積電也致力於發展有2000億個電晶體的單片矽晶片，為了達成目標，台積電持續往1.4和1奈米邁進，預計在2030年完成。雖然不免面臨技術和財務挑戰，但台積電有信心，將打造最領先技術。電路線寬不斷奈米化，製作出來的晶片越來越小，應用在AI、5G等先進技術當中，晶圓代工龍頭台積電技術重大進展，在國際電子元件會議IEDM會議上，分享1兆電晶體晶片封裝進程，同時台積電也致力於發展有2000億個電晶體的單片矽晶片。
外國科技媒體：「台積電未來將會採用CFET工藝，該過程將n電晶體堆疊在p電晶體頂部，台積電將其稱為單片CFET或mCFET，可以將面積減少1.5倍到2倍。」
國際媒體報導指出，為了達成目標，台積電重申現在正開發2奈米級N2、N2P製程，維持2025年進入量產的步調，同時邁向1.4奈米級A14與1奈米級A10製程，預計力拼2030年完成。
資深分析師呂漢威：「抓五年的時間，如果照摩爾定律來講，可以進階一個層次應該是有機會，那到1.4奈米跟1奈米會是多少的價格，我想還是取決於到底台積電要付出多少的成本，那當然這些相對的成本，可能就是其他競爭對手，要進入這個層級的一個相對性的門檻。」
未來台積電不免面臨技術和財務挑戰，但仍有信心打造業界最領先技術，輝達的800億個電晶體GH100，是市場上最複雜的單晶片處理器之一，很快將擁有超過1000億個電晶體單晶片出現。而英特爾執行長基辛格，日前也分享他對半導體未來見解，稱摩爾定律不完全是一條定律。
英特爾執行長基辛格：「我們已經不在摩爾定律的黃金時代了，現在非常的難，以至於現在每三年就會發生一次翻倍，所以我們絕對看到放緩，以及與摩爾定律相關的經濟轉變。」
台積電不評論媒體報導，但近日內政部已通過台中園區擴建二期案，預計明年6月前交地給台積電建廠，可望供應台積電2奈米以下製程使用，1.4奈米廠落腳中科更近一步，計劃逐漸塵埃落定。
（非凡記者曹再蔆、陳柏誠／台北採訪報導）