【鉅亨網記者葉小慧 台北】 智原科技 3035(TW) 今 (14) 日發表適用於聯電 90 奈米製程的低漏電記憶體解決方案，智原指出，該 方案最高可降低 90% 以上的漏電率，得以讓晶片面積 有效限縮到更理想範圍，一併滿足客戶對耗電及面積上 的需求。目前該記憶體已通過完整矽驗證，並開始供應 給IC設計公司、晶圓廠、系統廠及 IDM 等客戶。
隨著先進製程的發展，記憶體在晶片內所占面積隨 之增加，也更加擴大與突顯記憶體對於晶片面積和電源 消耗的可能影響。智原推出的低漏電記憶體，除了在待 機模式可減少 25% 的功率漏損，並透過在單元陣列 (Cell array) 和週邊 (peripheral) 配置 2 組嵌入式 HVT 功率選通 MOS 的設計，讓晶片得以在保留 (retention) 與休眠 (sleep) 模式下，分別可降低50% 及 99% 的功率漏損。由於新增的HVT功率MOS是填充在 記憶體空隙中，對於晶片面積沒有造成任何的影響。
智原IP研發處長陳治弘表示，這次推出的記憶體， 不但操作容易，可縮短客戶學習時間，並降低客戶的系 統轉換風險。他並透露，繼 90 奈米低漏電記憶體後， 55 奈米版本預計在 2009年第4季推出。
智原低漏電記憶體新增保留和休眠 2項模式，以簡 易易懂的真值表呈現，操作容易，讓客戶在切換模式時 ，只需考慮保留/休眠的保持時間、輸出歸零所需時間 及電源恢復所需時間等 3種時脈限制，降低操作風險。
此外，除了Port model，智原低漏電記憶體也提供 客戶自訂 ring layer的 Ring model及Ringless model ，讓客戶得以區隔其產品特性。同時，為了確保供電的 穩定性，這款記憶體也具備均衡電流、防制在啟動瞬間 電流突增的機制等。