本帖最後由 ADee 於 10-06-24 06:48 編輯
Elpida公司、力成科技與聯電(UMC)宣佈，三方將攜手合作，針對包括
28奈米的先進製程，提昇 3D IC 的整合技術。這項合作將以直通矽晶穿
孔 (Through-Silicon Via, TSV)製程的開發為重心，透過Elpida提供的
DRAM 技術、力成的封裝技術，以及聯電的先進邏輯技術，建立
Logic+DRAM 的 3D IC 完整解決方案。
“Elpida公司去年首度以 TSV 技術為基礎，成功開發80億位元組的
DRAM，”Elpida公司董事兼技術長安達隆郎表示。“這項技術最大的優
勢是它可以在邏輯與DRAM元件間建立大量的I/O連結，這樣將可以大幅增
加數據傳輸的速率並且減少功率消耗，使新型式的高效能元件能夠運作。
然而，我們需要可信賴的邏輯晶圓專工夥伴才能達成這個目標，安達隆郎
指出，與聯電的合作，意味著該公司將能使用TSV整合技術，將Elpida的
DRAM技術與聯電的邏輯晶圓專工技術，包括先進微處理器等系統單晶片
解決方案的經驗相結合。而透過TSV技術整合所有元件，還能加速研發腳
步，推動最終的系統解決方案問世。 此外，大幅提昇TSV整合技術意味我
們需要成本較低的產品技術以及生產製程，才能應付大量生產的需
求。”安達隆郎進一步指出，“與力成科技的合作則可促成此一目標，因
為力成科技能夠在這項合作中提供先進的封裝技術。相信這項三方合作能
使我們利用TSV技術提供多樣化的服務，讓客戶得以建立更為強大的高效
能系統。” 力成科技資深副總兼研發技術長岩田隆夫表示，“這項3D IC
與TSV技術的整合完全符合力成科技業務與技術上的策略。我們致力於為
全球頂尖記憶體業者提供先進的記憶體封裝與測試服務，採用最薄到50微
米的晶圓與優異的黏晶技術，能在一個商業化封裝內堆疊8個晶方，可應用
在智慧型手機產品上。此外，我們也一直致力於開發16晶方及以上的堆疊
封裝，維持低封裝組合。” 自2007年起，力成科技便持續為邏輯客戶開發
系統級封裝（SiP)，以打線接合(wire bonding)與表面黏著技術
(Surface Mounted Technology, SMT)的方式組成包括WLCSP(Wafer
Level Chip Scale Package, 晶圓級封裝)、Flip Chip(覆晶封裝)與被動
元件等封裝方式，例如應用在可攜式行動元件上的系統模組。 聯電副總暨
先進技術開發處處長簡山傑表示，2009年10月，聯電便已產出40奈米製
程高效能客戶產品。而在28奈米製程方面，其後閘極(gate-last)高介電
係數╱金屬閘極(HK/MG)研發預計在2010年年底即可準備就緒，進行客戶
矽智財驗證。 簡山傑指出，隨著CMOS製程微縮帶來的技術與成本上的挑
戰，採用TSV技術的3D IC便成為摩爾定律之外的另一個選擇。然而，需
要3D IC TSV解決方案來生產次世代產品的客戶正面臨多項挑戰，包括標
準化、供應鍊基礎架構、設計解決方案、熱應力、封裝測試整合以及成本
問題等等。身為3D IC整合解決方案的晶圓製造廠，聯電很高興能與
Elpida公司以及力成科技合作，針對各種不同應用產品，共同開發一個完
整的TSV整合解決方案。 另外，，聯電也將支援使用其他TSV方法的客
戶，透過與現有封裝夥伴合作，積極發展解決方案，滿足其他客戶的需
求。 使用TSV技術整合DRAM與邏輯技術之後，預計其提供的效能，將能
滿足行動與可攜式電子產品3C功能不斷整合的趨勢。這項合作將能促進完
整解決方案的開發，其中包括Logic+DRAM介面設計、TSV結構、晶圓薄
化、測試與晶片堆疊組裝。這項技術預期能增加成本上的競爭力，改善邏
輯良率效應，並且加速進入3D IC市場的時間。