晶圓代工二哥聯電（2303）及處理器矽智財（IP）廠英商安謀（ARM）深度合作，雙方昨（18）日共同宣布ARM Artisan實體矽智財（PHY IP）解決方案的新進展，加速以ARM處理器為核心的嵌入式系統和物聯網相關應用蓬勃發展。
聯電55奈米超低功耗製程（55ULP）技術已成為低耗能物聯網應用的最佳解決方案，新推出的實體IP產品將有助於晶片設計團隊，加速並簡化為物聯網和其他嵌入式系統開發ARM系統單晶片（SoC）。
對許多講求低耗電的應用而言，盡可能最大化電池使用壽命是成功設計的關鍵。Artisan實體IP平台將強化聯電的ULP技術，最大化電源效率和降低漏電功耗，主要功能如支援厚閘極氧化層（thick gate oxide）和多通道長元件庫，讓SoC工程師能運用各種工具實現物聯網應用的最佳化設計。
ARM實體IP設計事業部總經理Will Abbey指出，完整的實體IP基礎平台對聯電55ULP製程實現物聯網應用低功耗和低成本設計至關重要。針對低功耗所需的最佳化元件庫，ARM和聯電提供SoC工程師一套完善的全新開發工具。
聯電矽智財研發暨設計支援處資深處長林世欽表示，物聯網晶片工程師經常被要求以更快的速度，設計出更省電的高度整合解決方案。聯電擁有晶圓專工產業最強大的物聯網專用55奈米技術平台，全面且完整的IP資源可以滿足物聯網產品永遠連線且超低耗電的要求。
在聯電55ULP平台納入Artisan實體IP之後，可立即增加工具選項，有助於降低設計的複雜度並且加速上市時程。
聯電55ULP實體IP即日起於ARM DesignStart網站供貨，其中的Artisan元件庫將支援0.9v超低電壓範圍，和1.2v電壓範圍操作相比，最高可節省44％動態電力和25％漏電功耗。
此外，該元件庫的多通道元件庫提供各種臨界電壓（Vt）選項，可讓SoC工程師在漏電功耗和效能之間有多種組合選擇。長通道元件庫可進一步降低高達80％的漏電，電源管理工具組（PMK）可減少動態電力和漏電的損失。
至於次世代高密度記憶體編譯器，則可提供多重電力整合模式，在極小化待機漏電功耗時保留存儲狀態。運用這些模式，SoC工程師可比一般待機減少高達95％的漏電。