• 2026.08.27 
 工商時報  

AI算力需求持續放大讓先進封裝從製程後段角色躍升為提升晶片效能的關鍵技術。Counterpoint Research最新研究指出，未來五年全球預計超過1.3億顆AI伺服器GPU及AI ASIC，將搭載先進封裝的運算端記憶體，相關運算市場營收接近2兆美元；隨AI晶片朝大型化、Chiplet及異質整合發展，包括Panel-Level Packaging、CPO、HBM及Hybrid Bonding等技術均加速推進，為封測廠擴大AI先進封裝布局提供成長空間。
研究指出，生成式AI與大型語言模型快速發展，半導體競爭已不再只是提升邏輯晶片本身的運算能力。隨模型參數及資料量持續擴大，Memory Wall（記憶體牆）、Performance Wall（效能牆）及Copper Wall（銅互連牆）逐漸成為限制AI效能提升的三大瓶頸，其中記憶體頻寬及資料搬移效率對AI加速器效能影響尤其明顯。因此，如何縮短運算晶片與記憶體之間的距離，降低資料傳輸所需功耗，成為下一階段AI晶片設計的重要方向。
不過，AI晶片尺寸持續放大，傳統HBM搭配矽中介層架構，也開始面臨成本、封裝厚度、良率、產能及製造效率等挑戰，產業因此積極尋找不同技術路線。
其中，英特爾透過EMIB、ZAM及XBM等技術探索不同的記憶體及封裝架構，EMIB已進入商用階段，ZAM則瞄準HBM4世代應用，XBM進一步探索未來記憶體介面與晶片整合方式。
高通則提出HBC（High Bandwidth Compute）架構，嘗試將運算晶片置於LPDDR記憶體下方，透過Wafer-to-Wafer Bonding整合，讓部分運算功能更靠近記憶體，藉此降低資料搬移造成的功耗及延遲。