台積電(2330)明年初將開始試產次世代20奈米製程，並導入基底晶圓晶片（CoWoS）封裝技術，以整合異質結構晶片及有效降低功耗。台積電20奈米及CoWoS製程雖然尚未投產，但已獲大客戶阿爾特拉（Altera）大單，最快明年下半年進入量產階段，推出全球首款3D架構可程式邏輯閘陣列（FPGA）晶片。
阿爾特拉昨日公開20奈米產品中規劃的幾項關鍵創新技術，延續在矽晶片融合上的計畫，阿爾特拉為客戶提供最佳系統整合平台，結合了FPGA的硬體可編程設計功能、數位訊號處理、微處理器軟體靈活性、及高效率的專用硬式核心矽智財等，能支援更強大的混合系統架構的開發。
阿爾特拉的下一代FPGA採用台積電20奈米製程，以及台積電推出的CoWoS封裝技術，擁有業界最高的系統整合度，除包括40Gbps收發器整合技術，及下一代精度可調數位訊號處理模組架構，也整合了FPGA晶片及客製化的阿爾特拉HardCopy ASIC異質結構3D IC。
透過台積電CoWoS封裝技術，阿爾特拉可將記憶體、協力廠商ASIC、光傳輸介面等，整合在同一晶片中。阿爾特拉表示，20奈米世代FPGA晶片能夠在一個3D封裝中整合多個晶片，這種異質結構3D系統，系統整合度比任何28奈米FPGA晶片高出10倍，而台積電CoWoS製程讓開發人員大幅度提高了系統整合度和系統性能，突出產品優勢，同時降低了系統功率消耗，減小了電路板空間，降低了系統成本。
阿爾特拉及台積電在20奈米混合系統架構的合作，繼續在功率消耗管理方面創新，包括自適應電壓調整、可編程設計功率消耗技術、最佳化製程技術等，與前一代28奈米元件相比，功耗消耗降低了60％。
台積電預計明年上半年開始進行20奈米製程試產，以及同步展開CoWoS封裝製程的試作，若認證順利，明年下半年就可開始進行20奈米及CoWoS晶片的小量投片，阿爾特拉將可望成為第1位客戶。